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定兴网站建设公司,北京保障房建设项目网站,pinterest设计网站,网站建站免费MIMO等场景中#xff0c;ADC DAC的多发多收机制是很重要的#xff0c;在如今多数的使用场景里#xff0c;RFSOC这样射频直采的模式逐渐代替了超外差接收机#xff0c;零中频接收机#xff0c;而多发多收的板卡每一个ADC/DAC系统都有自己的独立采样时钟#xff0c;如果这些…MIMO等场景中ADC DAC的多发多收机制是很重要的在如今多数的使用场景里RFSOC这样射频直采的模式逐渐代替了超外差接收机零中频接收机而多发多收的板卡每一个ADC/DAC系统都有自己的独立采样时钟如果这些事中相位不同哪怕是几十皮秒的频偏不同片的波形输出就会存在相位偏差对于多通道波束成形与MIMO阵列信号处理等应用时都会产生灾难性的影响于是我们就需要确保所有通道在同一个采样瞬间采同一个值这就是MTS的首要目的MTSMulti-Tile Synchronization多片同步是指在系统中存在多个采样器ADC或多个数模器DAC时要保证它们之间的 采样时刻、相位、数据帧边界完全一致。确保所有通道在同一个采样瞬间采同一个模拟值时间上零点需要对齐保证 JESD204 接口的帧边界一致让每个通道输出的数据帧在 FPGA 中同时到达同一个时刻确保多通道输出信号具有相同相位基准实现相位相干原理在pg269的官方文档里面我们可以看到MTS涉及到的信号以及步骤是这样的MTS 用一路 SYSREF外部/模拟与 PL 捕获的 SYSREF 作为全局定时参考通过板内分发和软件 APIIP 内的同步状态机 RFdc 驱动对所有参与 tile 的分频器相位、FIFO 延时和可动态更新的数字功能如 NCO/混频、QMC、coarse delay进行可重复、确定性对齐以保证多 tile、甚至多器件间的样本时序与数字更新同时发生image一些关键信息SYSREF这个信号在上一讲的时候其实已经介绍过了SYSREF是多设备FPGA adc dac之间的共同时钟标记告诉这些设备在某个时刻所有的帧边界需要对齐其是由PLL2的VCO时钟经过内部逻辑分频产生可以配置为单次脉冲One-shot周期性脉冲periodic和禁止输出powerdown是周期性、低抖动的参考脉冲流通10 MHz且是各相关时钟的整数子倍数用于对齐 divider 相位Tn clocks、以及触发动态更新事件NCO 相位/频率写入。模拟 SYSREF 和 PL SYSREF 必须相同频率且在需要确定性延迟时保持恒定相位关系。模拟 SYSREF 从器件外部进入主 tiletile0由该 tile 内部平衡分发到其它 tilesPL_SYSREF 则进入 PL 用于捕获并传递给 IP核使用user_sysref_adc / user_sysref_dacSYNC特别要注意的一点这里的SYNC和上一讲讲的SYNC不是同一个信号上一讲的SYNC是外部/PL端的SYNC用来控制触发产生SYSREF而现在说的SYNC是RFDC IP内部生成的同步脉冲是由捕获到的 SYSREF 上升沿产生用于 tile 对齐SYNC 是在 MTS 流程中由主 tile 捕获到的 SYSREF 上升沿触发生成的内部tile 级同步脉冲Tile Synchronization Pulse用于同步 tile 内部的分频器、相位累加器和 FIFO 读写指针从而实现 tile 间的相位对齐。当外部 SYSREF 输入到tile 0时tile 内部会捕获它的上升沿并据此生成 SYNC 脉冲分发给不同的tileSYNC 一旦产生会复位或重新对齐 每个 tile 内部的采样分频器相位对齐 tile 内的 FIFO 读/写指针对齐内部数字路径Mixer、NCO、Interpolator/Decimator中的相位起点对齐数据流到 PL 的时序使不同 tile 输出的第一个有效样本落在同一时刻。PL SYSREF 捕获与 PL 时钟要求PL_SYSREF 与 PL_clock 必须是差分信号且 PL_clock 要放在专用时钟引脚AXI-Stream 时钟应由 PL 时钟生成不要用 core 的时钟输出来驱动 PL。SYSREF 的频率必须既是转换器内部时钟的整数子倍又是 PL_clock 的整数子倍以保证在 PL 中被同步采样模拟SYSREF和PL SYSREF必须在MTS期间为连续时钟主从tile在 MTS 中tile 0ADC/DAC 的 Tile_0必须是 active 并作为 master。所有参与 MTS 的 tiles 必须采样率相同、相同 decimation/interpolation、相同 samples per AXI4-Stream word 和相同 AXI4-Stream 时钟率且 ADC tiles 在一个组内必须是相同类型Quad 或 Dual。否则 MTS 不被支持MTS步骤1. 打开时钟与 SYSREF 源analog 与 PL确保 PLL/时钟 lock。任何时钟改变都必须重新同步Both analog and digital clocks must be running and locked before synchronization begins.Any change to the clocks requires resynchronization.2. 模拟 SYSREF 捕获在主 tileIP 把捕获到的上升沿转换为内部 sync 脉冲并平衡分发到所有 tiles。这是针对每个芯片完成的需要多个周期性SYSREF脉冲以便确定最佳延迟值。因此MTS过程需要周期性SYSREF时钟Ensures SYSREF is safely captured by auto-adjusting the internal SYSREF programmable delay for setup/hold. This is done for each tile and requires a number of periodic SYSREF pulses so that the optimal delay value can be determined. As a result, a periodic SYSREF clock is needed for the MTS process.3. 复位时钟分频器当所有芯片都安全捕获SYSREF时后续SYSREF边沿用于同步所有分频器相位When all tiles are safely capturing SYSREF, a subsequent SYSREF edge is used to synchronize all divider phases.4. 自动测量并校准 FIFO 延时IP 驱动自动完成测量/调整以匹配每个 tile 的延迟可以运行API读取返回值以确认Analog SYSREF and PL_Sysref signals are used to measure the latency through each FIFO.Use the measurements across all tiles to adjust the latencies so that they match.5. 对数字功能NCO、QMC、Coarse Delay 等进行 SYSREF 触发的动态更新先在所有 tile 写好目标寄存器并“arming”再用 SYSREF 触发确保所有 tile 在同一 SYSREF 边沿生效。对于 NCO 更新必须在更新前关断/门控 SYSREF或使用 IP 的内部门控机制以避免边沿落在更新过程中导致不一致之后再恢复 SYSREFWhen digital features which will impact the tile alignment are enabled, the related digital function blocks must be initialized/updated with SYSREF dynamic update event. These digital features include fine mixer/NCO, QMC, and coarse delay.下图见pg269文档的第201页image常见问题1. 必须确认所有参与 MTS 的 tilesADC/DAC采样率、decimation/interpolation、samples-per-AXI-word、AXI 时钟一致2. SYSREF不可以是单脉冲触发一次性对齐必须要是连续时钟一遍ip核捕获3. PL SYSREF 必须被 PL clock 同步采样且 AXI4-Stream 时钟应由 PL clock 生成不能由ip核的clk_out输出这点在学习记录二里面已经提及过4. SYSREF捕获正确但是数据没对齐可能是FIFO的延迟差异未正确应用 Target_Latency导致部分 tile 输出比其他早几个时钟或者PL 端复位时序问题MTS 之后立刻启动 AXI 流部分 tile 尚未出数据。可以等5-10us再拉起axi逻辑