1. IIC通信协议基础：两根线搞定所有事
第一次接触IIC（Inter-Integrated Circuit）时，我完全被它的简洁震惊了——仅用两根线（SCL时钟线和SDA数据线）就能实现主从设备间的全双工通信。这种由飞利浦在1980年代设计的协议，至今仍是嵌入式系统中最常用的通信标准之一。你可能在手机摄像头模组、温度传感器或EEPROM存储器中见过它的身影。
SCL（Serial Clock）就像乐队的指挥，负责协调整个通信节奏。而SDA（Serial Data）则是演奏者，在指挥的节拍下传递每个音符（数据位）。它们采用开漏输出设计，通过上拉电阻保持高电平，任何设备都能通过主动拉低来改变线路状态。这种设计带来两个关键特性：线与逻辑（任何设备拉低都会使整条线变低）和总线仲裁（多主机竞争时不会损坏数据）。
实际项目中，我常用4.7kΩ的上拉电阻，在3.3V系统下这个值能兼顾速度和功耗。但要注意，总线电容过大会导致信号上升沿变缓，这时需要减小电阻值。曾经调试过一个20cm长的IIC总线，就因为分布电容导致通信失败，最后换成2.2kΩ电阻才解决问题。
2. 起始与停止信号：通信的开关
所有IIC通信都始于一个特殊的起始条件（START condition），终于停止条件（STOP condition）。用逻辑分析仪捕捉时，你会发现这两个信号有着非常独特的波形特征。
起始信号的产生过程是这样的：当SCL处于高电平时，SDA线突然从高被拉低（高→低跳变）。这个下降沿就像敲门声，告诉所有从设备"注意，通信要开始了"。我在STM32上实现这个信号时，通常会先配置SDA为高，然后操作GPIO让SCL变高，最后再拉低SDA。代码示例如下：
void I2C_Start(void) { SDA_HIGH(); // 先确保SDA高 SCL_HIGH(); // SCL变高 delay_us(5); // 保持一段时间 SDA_LOW(); // 在SCL高时拉低SDA delay_us(5); SCL_LOW(); // 准备第一个时钟 }停止信号则是相反的序列：SCL高电平时，SDA从低变高（低→高跳变）。这就像说"对话结束"。有个容易踩的坑是，某些从设备需要足够长的停止信号保持时间（tBUF）才能正确识别。有次调试AT24C02 EEPROM时，就因为停止信号持续时间不足1.3μs导致写入失败。
3. 地址传输：精准找到目标设备
起始信号之后，主机立即发送7位从机地址+1位读写方向位。这个阶段最考验对时序的理解。我用逻辑分析仪抓取过典型地址传输波形，发现每个数据位的变化都严格遵循"SCL低时变数据，SCL高时保稳定"的原则。
具体来说，当SCL为低电平时，主机可以改变SDA状态准备下一位数据；当SCL变高时，SDA必须保持稳定，这时从设备会采样数据。比如传输地址0x50（二进制1010000）的写操作（R/W=0），完整序列是：
- SCL低电平期间，SDA变为1（MSB先发）
- SCL变高，从机采样1
- SCL变低，SDA变为0
- SCL变高，采样0 ... 依次传输完7位地址
- SCL低电平，SDA变为0（写操作）
- SCL变高，采样R/W位
第9个时钟周期最特殊——这时主机释放SDA线，由从机控制应答（ACK）。如果地址匹配，从机会拉低SDA；如果不匹配则保持高电平（NACK）。我曾遇到设备地址冲突的问题，两个传感器都响应0x40地址，最后通过硬件跳线修改了其中一个的地址。
4. 数据读写：时钟与数据的完美配合
成功寻址后，就进入数据交换阶段。无论是读还是写操作，每个字节（8位）传输后都会跟一个应答位，这个机制保证了数据传输的可靠性。
写操作时，主机控制SDA线发送8位数据，然后在第9个时钟周期释放SDA，等待从机应答。例如写入0xAA的过程：
void I2C_WriteByte(uint8_t data) { for(int i=7; i>=0; i--) { // MSB先发 SCL_LOW(); if(data & (1<<i)) SDA_HIGH(); else SDA_LOW(); delay_us(2); SCL_HIGH(); delay_us(2); SCL_LOW(); } // 第9时钟周期处理应答 SDA_INPUT(); // 主机释放SDA SCL_HIGH(); if(SDA_READ()) { // 检测应答 /* 处理NACK情况 */ } SCL_LOW(); SDA_OUTPUT(); }读操作则更复杂些：主机在发送地址时将R/W位置1，然后从机控制SDA线发送数据，主机在第9个时钟周期发送应答（ACK）或非应答（NACK）。常见误区是忘记主机最后需要发送停止条件。有次我读取MPU6050数据时，因为漏发停止信号导致从机一直占用总线。
5. 异常处理与实战技巧
实际项目中，IIC通信可能遇到各种异常情况。通过逻辑分析仪，我发现最常见的三类问题：时钟拉伸（Clock Stretching）、总线冲突和信号完整性问题。
某些从设备（如某些EEPROM）会在处理数据时主动拉低SCL线，这就是时钟拉伸。主机必须检测这种情况并等待。解决方案是：
while(SCL_READ() == LOW); // 等待从机释放SCL总线冲突通常发生在多主机系统中。有次两个MCU同时启动IIC通信，结果数据全乱。后来我实现了冲突检测机制——主机在发送每个位后检查SDA状态是否与发送一致，如果不一致立即退出。
信号完整性问题表现为数据错误。建议：
- 缩短总线长度（最好<10cm）
- 适当减小上拉电阻（但不要低于1kΩ）
- 在高速模式（400kHz以上）时考虑使用屏蔽线
调试时，我习惯先用示波器检查SCL/SDA的上升时间（应小于1μs标准模式），再用逻辑分析仪解码协议。Saleae Logic Analyzer配合PulseView软件能直观显示每个数据帧。
